课程简介
EDA技术课程是电子信息类专业的学科基础专业课程。
主要学习采用电子设计自动化技术进行数字系统设计的基本方法、器件基础、工具应用、设计优化以及验证方法，是学习专业课程和从事电子类产品设计的必备基础。EDA技术还在不断更新发展中，EDA技术课程内容也需要不断更新发展。同时该课程是一门注重实践性的课程，既有概念理论又有编程实践。
通过传授EDA技术的原理、工具、器件、HDL、优化以及仿真技术等的理论知识，并开展相关课程实验，培养学生对数字系统设计能力和创新能力，达到本课程的课程目标：
课程目标（1）：理解EDA技术的基本概念，理解基于Verilog HDL/VHDL的数字系统设计基本方法及流程。了解现代数字系统设计技术与验证技术，能描述和分析现代数字系统。具备独立设计实现较复杂数字电路与系统的能力，开发创造性思维和创新能力。
课程目标（2）：掌握以 Quratus为代表的EDA工具及配套FPGA硬件开发系统的使用，能树立正确的设计思想，掌握基本实验技能，培养基本设计能力。培养学生根据设计指标，确定电路和系统的设计方案的能力，并能分析其性能，分析其局限性。
学习本课程后，能掌握Quartus、ModelSim、Vivado等软件的使用，能进行复杂数字系统设计，可以进一步学习集成电路相关课程，入门SoC设计技术，也可以进一步了解计算机组成原理与体系结构，为CPU设计奠定基础。
课程大纲
EDA技术概述
1-1 什么是EDA
1-2 HDL简介
1-3 设计层次与综合
1-4 FPGA设计流程
1-5 常用EDA工具
1-6 IP
1-7 EDA发展趋势
FPGA与CPLD的结构原理
2-1 可编程逻辑器件概述
2-2 简单PLD结构原理
2-3 CPLD的结构原理
2-4 FPGA的结构原理
2-5 硬件测试
2-6 CPLD/FPGA的编程与配置
组合电路的Verilog设计
3-1 半加器电路的Verilog描述
3-2 多路选择器的Verilog描述
3-3 Verilog加法器设计
3-4 组合逻辑乘法器设计
3-5 RTL概念
时序电路的Verilog设计
4-1 DFF的Verilog表述
4-2 D-Latch的Verilog表述
4-3 同步与异步
4-4 二进制计数器的Verilog表述
4-5 移位寄存器的Verilog表述与设计
4-6 可预置型计数器设计
EDA工具应用
5-1 Verilog程序输入和编译
5-2 仿真测试
5-3 引脚锁定与硬件测试
5-4 时序电路硬件设计与仿真示例
5-5 SignalTapII的使用方法
5-6 属性表述与编译控制
5-7 计数器LPM模块调用
5-8 LPMRAM的设置和调用
5-9 LPM_ROM的定制和使用
5-10 在系统存储器数据读写编辑器应用
5-11 FPGA中嵌入式PLL
5-12 In-SystemSourcesandProbesEditor使用方法
实验1：模可控计数器设计
实验1：模可控计数器设计（1）
实验1：模可控计数器设计（2）
实验1：模可控计数器设计（3）
Verilog设计深入
6-1 阻塞赋值与非阻塞赋值
6-2 不完整条件语句与时序电路的关系
6-3 If与case
6-4 三态的Verilog描述
6-5 双向端口设计
6-6 库元件和UDP用法
实验2：正弦波信号发生器
实验2：正弦波信号发生器（1）
实验2：正弦波信号发生器（2）
实验2：正弦波信号发生器（3）
Verilog仿真与TestBench
7-1 VerilogHDL仿真流程
7-2 VerilogHDLTestBench仿真
7-3 HDL仿真实例
7-4 Verilog系统任务和系统函数
7-5 延时模型
7-6 仿真激励与Verilog数字系统仿真
实验3：VGA显示控制电路设计
实验3：VGA显示控制电路设计（1）
实验3：VGA显示控制电路设计（2）
实验3：VGA显示控制电路设计（3）
有限状态机设计技术
8-1 Verilog状态机的一般形式
8-2 Moore型状态机及其设计
8-3 ADC采样控制状态机设计
8-4 序列检测状态机设计
8-5 Mealy型状态机设计
8-6 状态机编码
8-7 安全状态机设计
实验4：序列检测器设计
实验4：序列检测器设计（1）
实验4：序列检测器设计（2）
实验4：序列检测器设计（3）
系统设计优化
9-1 资源共享
9-2 逻辑优化
9-3 串行化
9-4 流水线设计
9-5 乒乓操作法、
9-6 寄存器配平法
9-7 关键路径法
9-8 静态时序分析基本概念
9-9 静态时序分析与设计约束
实验5：乐曲硬件演奏电路设计
实验5：乐曲硬件演奏电路设计（1）
实验5：乐曲硬件演奏电路设计（2）
实验5：乐曲硬件演奏电路设计（3）
实验6：综合设计实验（阿里云FPGA云）
实验6：阿里云Intel FPGA平台实验
实验6： 阿里云Xilinx FPGA平台实验
数字系统设计与C综合
10-1 MCU与FPGA的连接方法
10-2 基于MCU软核的FPGA片上系统设计
10-3 一种16位CPU的结构
10-4 一种16位CPU的指令系统
10-5 简单的CPU流水线设计
10-6 HLS简介
10-7 HLS设计举例
10-8 OpenCL简介
1-1 什么是EDA
1-2 HDL简介
1-3 设计层次与综合
1-4 FPGA设计流程
1-5 常用EDA工具
1-6 IP
1-7 EDA发展趋势
FPGA与CPLD的结构原理
2-1 可编程逻辑器件概述
2-2 简单PLD结构原理
2-3 CPLD的结构原理
2-4 FPGA的结构原理
2-5 硬件测试
2-6 CPLD/FPGA的编程与配置
组合电路的Verilog设计
3-1 半加器电路的Verilog描述
3-2 多路选择器的Verilog描述
3-3 Verilog加法器设计
3-4 组合逻辑乘法器设计
3-5 RTL概念
时序电路的Verilog设计
4-1 DFF的Verilog表述
4-2 D-Latch的Verilog表述
4-3 同步与异步
4-4 二进制计数器的Verilog表述
4-5 移位寄存器的Verilog表述与设计
4-6 可预置型计数器设计
EDA工具应用
5-1 Verilog程序输入和编译
5-2 仿真测试
5-3 引脚锁定与硬件测试
5-4 时序电路硬件设计与仿真示例
5-5 SignalTapII的使用方法
5-6 属性表述与编译控制
5-7 计数器LPM模块调用
5-8 LPMRAM的设置和调用
5-9 LPM_ROM的定制和使用
5-10 在系统存储器数据读写编辑器应用
5-11 FPGA中嵌入式PLL
5-12 In-SystemSourcesandProbesEditor使用方法
实验1：模可控计数器设计
实验1：模可控计数器设计（1）
实验1：模可控计数器设计（2）
实验1：模可控计数器设计（3）
Verilog设计深入
6-1 阻塞赋值与非阻塞赋值
6-2 不完整条件语句与时序电路的关系
6-3 If与case
6-4 三态的Verilog描述
6-5 双向端口设计
6-6 库元件和UDP用法
实验2：正弦波信号发生器
实验2：正弦波信号发生器（1）
实验2：正弦波信号发生器（2）
实验2：正弦波信号发生器（3）
Verilog仿真与TestBench
7-1 VerilogHDL仿真流程
7-2 VerilogHDLTestBench仿真
7-3 HDL仿真实例
7-4 Verilog系统任务和系统函数
7-5 延时模型
7-6 仿真激励与Verilog数字系统仿真
实验3：VGA显示控制电路设计
实验3：VGA显示控制电路设计（1）
实验3：VGA显示控制电路设计（2）
实验3：VGA显示控制电路设计（3）
有限状态机设计技术
8-1 Verilog状态机的一般形式
8-2 Moore型状态机及其设计
8-3 ADC采样控制状态机设计
8-4 序列检测状态机设计
8-5 Mealy型状态机设计
8-6 状态机编码
8-7 安全状态机设计
实验4：序列检测器设计
实验4：序列检测器设计（1）
实验4：序列检测器设计（2）
实验4：序列检测器设计（3）
系统设计优化
9-1 资源共享
9-2 逻辑优化
9-3 串行化
9-4 流水线设计
9-5 乒乓操作法、
9-6 寄存器配平法
9-7 关键路径法
9-8 静态时序分析基本概念
9-9 静态时序分析与设计约束
实验5：乐曲硬件演奏电路设计
实验5：乐曲硬件演奏电路设计（1）
实验5：乐曲硬件演奏电路设计（2）
实验5：乐曲硬件演奏电路设计（3）
实验6：综合设计实验（阿里云FPGA云）
实验6：阿里云Intel FPGA平台实验
实验6： 阿里云Xilinx FPGA平台实验
数字系统设计与C综合
10-1 MCU与FPGA的连接方法
10-2 基于MCU软核的FPGA片上系统设计
10-3 一种16位CPU的结构
10-4 一种16位CPU的指令系统
10-5 简单的CPU流水线设计
10-6 HLS简介
10-7 HLS设计举例
10-8 OpenCL简介